Penyimpanan data secara paralel dapat dipahami sebagai pemasukan data D3, D2, D1, dan D0 berturut-turut ke FF dengan keluaran berturut-turut Q3, Q2, Q1, dan Q0, secara serentak atau bersamaan (lihat gambar 6.3).
Misalkan FF data yang digunakan dalam rangkaian ini akan mengambil data ketika
sinyal clock berubah menjadi tinggi dan selama sinyal clock bernilai tinggi. Pada saat sinyal clock bernilai rendah, keluaran FF dalam keadaan stabil (menahan). Dalam hubungan ini baik masukan seri maupun clock dapat dipasang pada nilai rendah, sehingga data masukan seri tidak mengubah keluaran. Cara kerja dari rangkaian penyimpan data secara paralel dapat dijelaskan sebagai berikut:
* Ketika Kendali Masukan diberi nilai "0", maka keluaran dari gerbang G11, G12, sampai dengan G42, selalu bernilai "1". Ini berarti bahwa sinyal Preset dan sinyal Preclear bernilai "1". Karena Preset dan Preclear dinyatakan aktif rendah, maka FF berfungsi normal. Namun karena clock bernilai nol, maka keluaran FF akan stabil (mempertahankan nilai semula). Dalam keadaan ini data lama ditahan, dan data baru
tidak boleh masuk.
Gambar 6.3. Rangkaian Penyimpanan Data Secara Paralel
* Ketika Kendali Masukan diberi nilai "1", maka keluaran seluruh gerbang G11, G12,
sampai G42 bergantung kepada data yang dimasukkan. Bila datanya "0", maka Ps = 1 dan Pc = 0 maka keluaran FF yang bersangkutan akan sama dengan "0" pula.
Selanjutnya jika data yang masuk = 1, maka Ps = 0 dan Pc = 1 sehingga keluaran pada FF yang bersangkutan = 1. Ini berarti ketika Kendali Masukan bernilai "1", keluaran pada masing-masing FF akan sama dengan nilai data yang akan disimpan dan dapat dikatakan register dalam proses menyimpan data.
Pengeluaran data secara paralel (berjajar)
Mekanisme pengeluaran data secara paralel (serentak) dapat dijelaskan dengan memperhatikan gambar 6.4. Dalam gambar tersebut Gerbang AND memiliki masukan dari keluaran FF dan sinyal Kendali Keluaran. Keluaran dari gerbang AND adalah data
yang dikeluarkan dari register.
Gambar 6.4. Rangkaian Pengeluaran Data Secara Paralel
Ketika Kendali Keluaran bernilai "0", maka semua gerbang AND akan memiliki
keluaran "0". Tetapi ketika Kendali keluaran bernilai "1", maka isi register akan dikeluarkan secara bersamaan, dan dapat dibaca dari D3, D2, D1 dan D0. Dengan demikian penambahan gerbang AND pada rangkaian tersebut berguna untuk mengatur kapan saatnya data yang tersimpan dalam register tersebut akan dikeluarkan. Data akan
dikeluarkan jika Kendali keluaran diberi nilai "1".
sumber:
muhyi.hostei.com/media/blogs/teaching/digital-circuit/DIG06.pdf
No comments:
Post a Comment